文本内容:
用硅虚拟原型完成千万门RTL・To・GDSII设计课程年月20041018-22H邀请信尊敬的先生/女士您好!从RTL或门级网表,经过完整的综合布局布线到GDSII的设计技术与方法,可应用于SoC和ASIC芯片的多层次hierarchical、单层次flatten以及IP或COT模块block的实施这三种方法即可相互独立又能够结为一体成为当代完整新颖的IC设计方法之一以Cadence的RTL Compiler-SoCEncounter完整的综合布局布线设计系统为例,采用全局同步优化技术对设计的逻辑、布局、布线及时序进行同步优化,具有同一的综合、布局、布线及时序分析引擎,因而可达到无与伦比的设计可预测性和质量通过培训学员能够掌握最新的“Digital EncounterDesign Platform”的应用实例及“RTL到GDSII设计平台环境下的逻辑综合与物理设计方法”为此,我们将举行用硅虚拟原型进行RTL-To-GDSII设计高级培训课程培训合格者将获得Cadence-ZCIST技术认证合格证书■培训时间/地点2004年10月18・22日9:00-17:30Cadence•中关村学院■报到时间/地点10月17日下午15:00-17:00或10月18日上午7:50830Cadence办公室北京海淀区科学院南路2号融科资讯中心A301Tel:82872200-302662486688-5傅绒■主讲教师陈春章博士授课语言英语或汉语课程安排Day2Day1□Library DataPreparation□SoC EncounterEnvironment□Design DataPreparation□Encounter™RTL Compiler□Overview ofFlatten Flow□Compiler Basics□Flow Demo□Design Constraints□Synthesis FlowDay4Day3□Block Models□Hierarchical FloorplanGeneration□Top-Level Implementation□Detailed BlockImplementation□Chip Assemblyand Sign-Off□Silicon VirtualPrototyping□Chip Finishing□Power Analysis■学习环境优良的软、硬件环境,每人一台工作站,提供充分的上机时间Day5□Timing andSignal IntegrityClosure□IPO andPhysical Optimization□Postmask ECOFlow□Summary andCertification回执用硅虚拟原型完成千万门设计课程RTL-To-GDSII(年月日)20041018-22由于座位有限,为保证培训效果,如您确定参加培训,请即确认回传,以便安排准备Email admin®zdst.com或传真至联系方式010-82872200-3026010-62486688-5180傅绒培训费用人民币3915元/人(包括培训、上机、教材、证书、含午餐)住宿费用人民币70元/人/天(3星住宿标准,两人一间,提供免费宽带上网)以下内容请用正楷字填写单位名称________________________________________________________________________________地址由B编人员1——电话______________职务——性别——Email_______________是..否._住佰一住人员2—―电话______________职务—―性别——Email_______________是._否_宿—住人员3——电话______________职务——性别—Email________是..否.宿选择报到时间10月17日下午15:00-17:0010月18日上午7:40-8:30其它信息请注明(是否订回程票等)敬请光临!。