数电实验报告之集成触发器

数字逻辑与数字系统设计实验报告、触发器与广告流水灯异步时序电路D JK语言仿真VHDL学院电子工程学院班级卓越班001012学号00101201姓名冉艳伟实验时间一.实验目的

1.了解集成触发器的工作原理

2.对Quartus II软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真

3、掌握VHDL设计实体的基本结构及文字规则二.实验仪器

1.计算机一台

2.万用表一块

3.直流稳压电源一台

4.数字电路实验板一台（含cyclone—II FPGA芯片）

5.数据下载线，JTAG连接线若干三.实验内容用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真

1.用VHDL语言描述D触发器功能

2.用VHDL语言描述JK触发器功能

3.用VHDL语言描述以下功能用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5T1所示，图中0表示灯亮，◎表示灯暗◎1CP oa2CP a©a3CP aa©4CP aa aI.实验数据记录与处理

1.D触发器1VHDL语言library ieee;use ieee.std_logic_l

164.all;entity DflipflopisportD,clock:in std_logic;Q:out std」ogic;end Dflipflop;architecture behaviorof DflipflopisbeginProcess clockbeginifclockfevent andclock=r thenQ=D;end if;end process;end behavior;2）功能仿真建立波形文件，功能仿真结果如下:3）时序仿真建立波形文件，时序仿真结果如下:

2.JK触发器1）VHDL语言LIBRARY ieee;USE ieee.std_logic_l

164.all;ENTITY jkflipflopISPORTClock:IN STD LOGIC;:OUT STD_LOGIC;QEND jkflipflop;J,K:IN STD_LOGIC;ARCHITECTURE BehaviorOF jkflipflopISSIGNAL Q1:STD_LOGIC;BEGINPROCESS ClockBEGINIFClockEVENT ANDClock=T THENQI=J ANDNOT Q1ORNOT KAND QI;END IF;Q=Q1;END PROCESS;END Behavior;2功能仿真3）时序仿真建立波形文件，时序仿真结果如下:SimulationWaveforms Simulationmode TimingMasterTimeBar:0pS Pointer

90.13n$Interval:90,13n$Start:End:

80.0ns

100.0ns

120.0ns

140.0ns

160.0ns I III建立波形文件，功能仿真结果如下

3.广告流水灯1VHDL语言LIBRARY ieee;USE ieee.std_logic_l

164.all;4O ns6O ns-9-9ENTITY fd2ISPORTClock:IN STD_LOGIC;Q:OUT STD.LOGIC;END fd2;ARCHITECTURE BehaviorOF fd2ISSIGNAL D:STDLOGIC;BEGINPROCESS ClockBEGINIFClockEVENT ANDClock=T THEND=NOT D;END IF;；Q=DEND PROCESS;END Behavior;LIBRARY ieee;USE ieee.std_logic_l

164.all;PACKAGE fd2_package ISCOMPONENTfd2PORT Clock:IN STD_LOGIC;Q:OUT STD.LOGIC;END COMPONENT;END fd2_package;LIBRARY ieee;USE ieee.std_logic_l

164.all;LIBRARY work;USE work.fd2_package.all;ENTITY fd4ISPORTClock:IN STD_LOGIC;QO,Q1:OUT STD.LOGIC;END fd4;ARCHITECTURE StructureOF fd4ISSIGNAL W:STD_LOGIC;BEGINSO:fd2PORT MAPCLOCK,W;QO=W;Sl:fd2PORT MAPW,QI;END Structure;LIBRARY ieee;USE ieee.std_logic_l

164.all;PACKAGE fd4_package ISCOMPONENTfd4PORT Clock:IN STD.LOGIC;QO,Q1:OUT STD_LOGIC;END COMPONENT;END fd4_package;LIBRARY ieee;USE ieee.std_logic_l

164.all;LIBRARY work;USE work.fd4_package.all;ENTITY liushuidengISPORTClock:IN STD.LOGIC;QO,Q1:OUT STD_LOGIC;L:OUT STD_LOGIC_VECTOR0TO3;END liushuideng;ARCHITECTURE StructureOF liushuidengISSIGNAL WO,W1:STD_LOGIC;BEGINSO:fd4PORT MAPCLOCK,WO,W1;Q=WO;Q1=W1;L0=NOT WO OR NOTWl;Ll=WO ORNOTW1;L2=NOT WOORW1;L3=WOORWl;END Structure;2功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下:。