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XDC的时钟约束及优势Xilinx©的新一代设计套件Vivado中引入了全新的约束文件XDC,在很多规则和技巧上都跟上一代光品ISE中支持的UCF大不相同,给使用者带来许多额外挑战Xilinx工具专家告诉你,其实用好XDC很容易,只需掌握几点核心技巧,并且时刻牢记XDC的语法其实就是Tel语言的优势XDC是Xilinx DesignConstraints的简写,但其基础语法来源于业界统一的约束规XDC范2C(最早由Synopsys公司提出,故名Synopsys DesignConstraints)所以SDC XDC跟Vivado Tel的关系如下图所示的主要优势包括XDC.统•/前后端约束格式.便于•管理:
1.可以像命令一样实时录入并执行
2.允许增量设置约束,加速调试效率;
3.覆盖率高,可扩展性好,效率高4业界统一,兼“/好可可热》井湍
5.XDC在本质上就是Tel语言,但其仅支持基本的Tel语法如变量、列表和运算符等等,对其它复杂的循环以及文件I/O等语法可以通过在Vivado中source一个Tel文件的方式来补充(对Tel话题感兴趣的读者可以参考作者的另一篇文章《Tel在Vivado中的应用》)XDC与UCF的最主要区别有两占
八、、•・
1.XDC可以像UCF一样作为一个整体文件被工具读入,也可以在实现过程中被当作一个个单独的命令直接执行这就决定了XDC也具有Tel命令的特点,即后面输入的约束在有冲突的情况下会覆盖之前输入的约束(时序例外的优先级会在下节详述)另外,不同于UCF是全部读入再处理的方式,在XDC中,约束是读一条执行一条,所以先后顺序很重要,例如要设置10约束之前,相对应的clock一定要先创建好
2.UCF是完全以FPGA的视角看问题,所以缺省认为所有的时钟之间除非预先声明是同步的,否则就视作异步而不做跨时钟域时序分析;XDC则恰恰相反,ASIC世界的血缘背景决定了在其中,所有的时钟缺省视作全同步,在没有时序例外的情况下,工具会主动分析每一条跨时钟域的路径的基本语法XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类根据XilinxXDC的UltraFast设计方法学中Baseline部分的建议(UG949中有详细介绍),对一个设计进行约束的先后顺序也可以依照这三类约束依次进行本文对可以在帮助文档中查到的基本XDC语法不做详细解释,会将重点放在使用方法和技巧上时钟约束时钟约束必须最早创建,对7系列FPGA来说,端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建而衍生时钟则分为以下两类MMCM/PLL/BUFR的输出时钟都可以由Vivad自动推导,无需用户创建若用户仅希望改变衍生钟的名字,其余频率等都由工具自动推导,则只需写明三个option,其余不写即可creategenerated clock[-name arg][-source args][-master_clock arg]工具不能自动推导出衍生钟的情况,包括使用室查蛰和组合逻辑搭建的分频器等,必须由用户使用create_generated_clock来创建约束在设计的初级阶段,可以不加I/O约束,让工具专注于满足FPGA内部的时序要求I/O当时序要求基本满足后,再加上I/O约束跑实现XDC中的I/O约束有以下几点需要注意不加任何I/O约束的端口时序要求被视作无穷大XDC中的set_input_delay/set outputdelay对应于UCF中OFFSET IN/OFFSETOUT,但视角相反OFFSET IN/OFFSET OUT是从FPGA内部延时的角度来约束端口时序,set_input_delay/set_output_delay则是从系统角度来约束典型的I/O时序,包括系统同步、源同步、SDR和DDR等等,在Vivad图形界面的XDC templates中都有示例
2014.1版后还有一个Timing ConstraintsWizard可供使用时序例外约束时序例外约束包括set_max_delay/set_min_delay,set_multicycle_path,set_false_path等,这类约束除了要满足XDC的先后顺用优先级外,还受到自身优先级的限制一个总的原则就是针对同一条路径,对约束目标描述越具体的优先级越高不同的时序例外约束以及同一约束中不同条件的优先级如下所示优先级最高-from pinsetjalse-path•to pin•through pinset_max_delay/set_min_delay-from clock-to clock优先级最低举例来说,依次执行如下两条XDC,尽管第二条最后执行,但工具仍然认定第一条约束设定的15为clkl到clk2之间路径的max delay值再比如,对图示路径依次进行如下四条时序例外约束,优胜者将是第二条但如果再加入最后一条约束,false path的优先级最高,会取代之前所有的时序例外约束REGA REGBDQ Alilt0D QCLKB_CLKA_Winnerset.multicycle.path3-from REGA/Qsetjnulticyle_path2-through lut/Asetjnulticycle_path3-to REGB/DTake Precedence二二二;seLmulticycle.path2-from CLKA-to CLKBseLfalse^path-throug7/O高效的时钟约束二少.约束最终是为了设计服务,所以要用好XDC就需要深入理解电路结构和设计需求接下来我们就以常见FPGA设计中的时钟结构来举例,详细阐述XDC的约束技巧。