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文本内容:
西安邮电擘院基于Verilog的HDL设计基础实验报告通信与信息工程学院专业名称通信工程年月日20101124实验题目全加器
一、实验内容对一位二进制全加器的设计与验证;再对其进行综合生成网表文件;然后进行后仿真
二、技术规范、输入引脚a,b,c_in;输出引脚sum,c_out1o、功能这是一位二进制全加器a,b为输入的两个二进制加数,c_in为低位向本2位的借位,sum为全加和,c_out为本位向高位的进位
三、实验步骤、在modulesim软件中进行两个一位二进制数的全加器的设计与验证,直到运行结1果全部正确;、在Quartus软件中对刚刚完成的计数器进行综合,生成网表文件;
2、在modulesim软件中对计数器进行进行后仿真3
四、源代码设计模块.
1.module Count4sum,c_out,a,b,c_in;output[3:0]sum;output c_out;input[3:0]a,b;input c_in;wire cl,c2,c3;Count CaOsum
[0],cl,a
[0],b
[0],c_in;Count Calsum[l],c2,a[l],b[l],cl;Count Ca2sum
[2],c3,a
[2],b
[2],c2;Count Ca3sum
[3],c_out,a
[3],b
[3],c3;Endmodulemodule Countsum,c_out,a,b,c_in;output sum,c_out;input a,b,c_in;wire si,cl,c2;xor si,a,b;and cl,a,b;xor sum,si,c_in;andc2,si,c_in;xor c_out,c2,cl;endmodule.激励模块2module jili;reg[3:0]A,B;reg C_IN;wire[3:0]SUM;wire COUT;Count4CT_4SUM,C_OUT,A,B,C_IN;initialbegin$monitor$time,,zA=%b,B=%b,C_IN=%b,-—C_OUT=%b,SUM b\n A,B,C_IN,C_OUT,SUM;end initial二%〃,beginA4dO;B=4dO;C_IN=rbO;二#5A=4d3;B=4d4;#5A=4d2;B=4d5;#5A=4d9;B=4d9;#5A=4dlO;B=4dl5;#5A4dlO;B=4d5;C_IN=lbl;二endendmodule
五、仿真结果及分析i/SIM3run0A=0000,B=0000CJN=0,…C_0U T=0S UM=0000z z5A=05LB=
0100.CJN=0-C_0U T=05UM=0111Z10A=0010B=0101XJN=0--C_0U T=0S UM=0111z z15A=1OOLB=
1001.CJN=0--C_O UT=LSUM=00102aA=1010B=1111CJ N=0z-c_0UT=1SUM=1001z ZZ25A=1010,B=010LC IN=1-C OUT=LSUM=OOQOZM ModelSimSE PLUS
6.1fFile EditView FormatCompile SimulateAdd ToolsWindow Help口百猫与甚电鼠七拗笨嗯与窿/眄小公盟蟹M2i ISfI OI100nsi]ElEtEH Contains:[Workspace=•••••111wave-•=dH dX▼jName-default0000[0010/jili/A1010[0011I fwoiI how—O■workvital2000ieee/jili/B0101—一oooo i0100I010110011111[0101±modelsim_libstd//jili/C_IN11_________一std_developersk/jili/SUM0000[0000[01110010[1001十一synopsysverilog St11_________一打±jj_____胤福刑回j Librarysim2»]iili v|jj Count,v|JJCount
4.v|wave|
五、调试情况,设计技巧及体会、程序调试1开始时程序一直都编译不出来,总是出现错误,认真修改后,总算是编译成功了,但在SIMULATE时又出现错误?!在同学的帮助下,经过认真的改正,最终修改正确运行成功之后进行前仿真和形成网表最后进行在modulesim软件中对计数器进行进行后仿真、后仿真2后防真时要注意文件的扩展名及储存路径尽量保持存储文件名一致、综合.3在进行综合生成网表前一定要熟悉掌握每一个选项和步骤不会的查书看最后在同学的帮助下终于搞定了+,+++}。