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文本内容:
实验报告书EDA姓名学号实验时间XXX_XXXXXXX课题上升沿触发的D触发器的设计名称
1.初步掌握Quatus II软件的使用方法
2.掌握采用VHDL语言设计常见时序逻辑电路的方法实验目
3.理解时钟信号和使能信号在VHDL语言中的表述方法的
4.进一步熟悉VHDL语言的常见语句
1.设计一个带使能信号的上升沿触发的D触发器其中设EN二1时触发器正常工作.计要求
2.设计带有使能端的JK触发器设计程序D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,设计再根据各输入输出的功能编写程序使上升沿触发,en为控制思路端源程序LIBRARY IEEE;USE IEEE.STD LOGIC
1164.ALL;ENTITY DFISPORT CLK,D,EN:IN STD_LOGIC;Q:OUT STD_LOGIC;END;ARCHITECTURE bhvOF DFISSIGNAL QI:STD_LOGIC;BEGINPROCESS CLK,Q1BEGIN二IF CLKEVENT AND CLKTTHEN IFEN=*rTHEN QI=D;END IF;END IF;END PROCESS;Q=Q1;设END bhv;计原带有使能端的JK触发器设计程序理LIBRARY IEEE;图及USE IEEE.STD LOGIC
1164.ALL;源ENTITY JKFIS程PORT CLK,J,K,EN:IN STD_LOGIC;序Q,NQ:OUT STD_LOGIC;END;ARCHITECTURE bhvOF JKFISSIGNAL Q_S,NQ_S:STD_LOGIC;BEGINPROCESS CLK,J,KBEGINIF CLKEVENT AND CLK=*0THENIFEN=T THENIFJ=O ANDK=T THENQ_S=O;NQ_Sv=T;ELSIF J=TANDK=O THENQ_S=T;NQ_S=O;ELSIF J=TANDK=T THENQ_S=NOT Q_S;NQ_S=NOT NQ_s;END IF;END IF;END IF;END PROCESS;Q=Q_S;NQ=NQ_S;END bhv;Siauletion,♦▼efox*,ValueatName
10.0ns■0CLK B0*1D B132EN B1»3Q B0仿真波Simulationmode Timing列举和软件在使用过程中的不同之处QuatusII MaxplusII、推荐用于所有新的、和结构化设计1MasterTimeBar:CP10L.0Dns»|PoFinPteGr:A
31.A65SnsIICnterval:
21.65nsStart:1)支持新的MAX®HCPLD以及Cyclone1%Stratix^和Stratix I40I9F-s5PO.GQnAs
60.C以及HardCopy1M结构化问Asic题)支持、和设计2MAX FLEX®ACEX@讨、更快的按键式性能表现,更适用于引脚锁定的情况2论、出众的集成化综合支持
3、友好的选项4MAX+PLUS IIlook--feel、转换工程的增强功能5MAX+PLUSIISimulationmode Timing、许多设计人员使用软件,并且对其印象6QuartusII深刻操作成绩报告成绩教氐MasterTimeBar:
15.675n$Pointer:
44.85n$Interval:
29.18n$Start:师评分教师签名_____________日期。