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文本内容:
Clocksetup:时钟建立关系tsu:输入建立时间th:输入保持时间tco:时钟到输出延时Teo=ClockDelay+MicroTeo+DataDelaytpd:管脚到管脚的延时Trd:寄存器到寄存器之间的延时Minimumtpdtco:最小tpd和tcoClockSkew:时钟偏斜,时钟到达两个D触发器的时间差,当分频由内部电路产生无法保证小的Clockskewfmax:最高频率,Clockperiod=DataDelay-Clockskew+Tco+TsuInternalFmax=1/ClockperiodsystemFmax=l/[MAXInputClockperiodInternalClockperiodOutputClockperiod]景乡响Fmax主要由于Trd引起的zfmax=l/Trd+Clockskew+MICROTco+MICROTsuMICROTeoMICROTsu器件固定参数,<
0.1ns全局时钟Clockskew可以忽视,所以Fmax〜=1/Trd提Fmax方法:L削减走线时延通过chipEditer修改走线
2、削减组合规律的时延加入流水(在REG和REG之间加了D触发器)SetupTime:建立时间HoldTime:保持时间Latency:延迟Slack:时间裕量Multicyclepath:多周期路径,两个寄存器之间数据要经过多个时钟才能稳定的路径一般消失于组合规律较大的那些路径亚稳态建立和保持时间假如数据发生变化,就可能发生亚稳态现象一般来说,在单一时钟域的设计中只要系统电路的fmax能够保证,就可以避开亚稳态的发生旦是在跨时钟域的时钟的相位是异步的,亚稳态将无法避开此时,在跨时钟设计时的解决亚稳态的思想是虽然亚稳态无法避开,但却可以采纳肯定措施保证系统的牢靠性,使得在发生亚稳态后系统仍旧可以稳定地工作多时钟域下亚稳态的处理亚稳态无法避开,但要将其影响降到最低单根信号下,对第2个时钟用D触发器打2拍就可以将亚稳态的影响削减到可以忽视的地步多根信号下,不能用上面方法.
1、握手速度太慢
2、异步FIFO
3、多相位/高频时钟多次采样数据同步设计准则
1、尽可能使用同一时钟,时钟走全局时钟网络多时钟域采纳“局部同步
2、避开使用缓和时钟采样数据采纳混合时钟采纳将导致Fmax小一倍
3、避开在模块内部使用计数器分频所产生的时钟
4、避开使用门控时钟组合电路会产生大量毛刺,所以会在elk上产生毛刺导致FF误翻转可以用时钟始能代替门控时钟Synplify某些选项解释FSMcompile:选中后依据状态机数目多少启动选择采纳ne-hot还是binary编码FSMexplorer:在FSMcompile基础上对状态机尝试各种编码,依据约束设置选择一种最优的编码方式Resourcesharing:资源共享,让综合工具对代码进行资源优化Pipelining:通过更改D触发器的位置而不转变规律功能来平衡D触发器到D触发器的时延,以提高Fmax0Retiming:可以对时序和资源进行优化SCOPE窗口下代码Clock:时钟约束ClocktoClock:时钟到时钟约束Input/Output:输入输出约束Registers:寄存器约束Multi-cyclePaths:多周期约束FlasePaths:Flase路径约束MAXDelayPaths:最大延迟路径Attributes:属性I/Ostandard:I/O标准CompilePiont多点编译QuartusII中时序优化Assignmentstting——TimmingRequrimentsOptionss——clock---设置FmaxspeedorAreaorbalancedWYSIWYG和RetimmingstandardfitautofitfastfitPhysicalSynthesisOptiimation——复制和Retimming管脚约束AssignmentEditer对TsuTeo约束:ifTsu+Tco1/Fmax则出错应当对于输入管脚添加Tsu约束对于输出管脚添加Teo约束对于双向口,添加TsuTeo约束最终在TimeQuest中分析报告,查看出错缘由。